Tech · 25 giugno 2026 · 3 min di lettura
La svolta del silicio verticale: la tecnologia sub-nanometrica che ridisegna i chip per l'IA
In sintesi: La presentazione del primo prototipo di chip con architettura sub-nanometrica a 0,7 nanometri segna una svolta nell'hardware. Basata su una struttura a transistor impilati verticalmente, denominata 'nanostack', questa tecnologia raddoppia la densità dei componenti su silicio. Il balzo in avanti promette incrementi prestazionali del 50% ed efficienza energetica fino al 70%, rispondendo alla crescente domanda di energia dei moderni sistemi di intelligenza artificiale.
di Team Mocchi's
Il superamento dei limiti fisici del silicio
Da oltre mezzo secolo, l’evoluzione dei computer ha seguito una traiettoria tracciata da una regola empirica e costante: raddoppiare periodicamente il numero di transistor all'interno di un microchip per moltiplicarne le prestazioni. Tuttavia, negli ultimi quindici anni, questa corsa al rimpicciolimento si è scontrata con barriere fisiche invalicabili. Quando i componenti raggiungono dimensioni inferiori a pochi nanometri, gli effetti della meccanica quantistica iniziano a interferire con il passaggio degli elettroni, rendendo i chip instabili e difficili da produrre.
La presentazione di un prototipo di chip basato su tecnologia sub-nanometrica rappresenta un punto di svolta storico per superare questa impasse. Sviluppata su un nodo teorico da 0,7 nanometri — ribattezzato a livello ingegneristico come nodo a 7 angstrom — questa architettura consente di stipare circa 100 miliardi di transistor in un'area non più grande di un'unghia umana. Si tratta del doppio della densità di integrazione rispetto ai precedenti standard di riferimento, aprendo una nuova era nella progettazione dell’hardware ad alte prestazioni.
L'architettura "nanostack": costruire in verticale
Per superare i limiti della riduzione bidimensionale, la ricerca si è spostata su una strategia simile a quella della pianificazione urbana nelle metropoli affollate: smettere di espandersi in larghezza e iniziare a costruire verso l'alto. La nuova architettura sviluppata, denominata "nanostack", si basa proprio sulla sovrapposizione verticale dei transistor su un unico chip di silicio.
Questo approccio rappresenta un'evoluzione dei transistor a nanofogli (nanosheet) e appartiene alla famiglia dei transistor a effetto di campo complementari (CFET). Il processo di fabbricazione avviene strato dopo strato: si realizza una prima base di transistor sul silicio, vi si deposita sopra un nuovo strato di materiale semiconduttore e si procede a fabbricare un secondo livello di componenti direttamente sopra il primo, per poi creare i collegamenti elettrici verticali che uniscono le due sezioni. L'unità fondamentale di questa struttura è composta da due transistor accoppiati e sovrapposti, ciascuno formato da tre nanofogli ultrasottili dello spessore di appena 5 nanometri, equivalenti a circa quindici file di atomi di silicio. La peculiarità di questo design risiede in una disposizione sfalsata che ottimizza il passaggio di corrente e semplifica la dissipazione termica.
Prestazioni ed efficienza per i data center dell'IA
L'impatto di questa innovazione va ben oltre il semplice record ingegneristico. Secondo le simulazioni e i rapporti tecnici pubblicati, i chip realizzati con questa architettura tridimensionale promettono prestazioni di calcolo superiori del 50% oppure un risparmio energetico che tocca il 70% a parità di operazioni rispetto ai chip prodotti con i precedenti processi a 2 nanometri.
Questi parametri rispondono a una delle sfide più urgenti e complesse del panorama tecnologico contemporaneo: la fame energetica dei data center dedicati all'intelligenza artificiale generativa. L'addestramento e l'inferenza dei modelli linguistici di grandi dimensioni richiedono un'infrastruttura di calcolo massiccia, che sta mettendo a dura prova le reti elettriche globali. Introdurre processori — sia unità di calcolo centrali (CPU) che acceleratori grafici (GPU) — in grado di abbattere drasticamente i consumi a parità di carico di lavoro rappresenta un passaggio obbligato per garantire la sostenibilità economica e ambientale dell'intera transizione digitale.
Una boccata d'ossigeno per la Legge di Moore
La tecnologia appena svelata non è destinata a rimanere confinata nei laboratori di ricerca, ma traccia una rotta precisa per l'intera industria dei semiconduttori. Gli analisti del settore stimano che l'introduzione dei transistor impilati verticalmente possa prolungare la validità della Legge di Moore per almeno altri dieci o quindici anni, sbloccando un orizzonte temporale che molti ritenevano ormai precluso.
Poiché la proprietà intellettuale e la ricerca dietro questo prototipo sono destinate a essere condivise e integrate attraverso partnership con i principali produttori e fonderie di silicio globali, l'adozione su larga scala di questa architettura nei supercomputer e nei data center commerciali è prevista nel corso del prossimo decennio. Per le aziende che sviluppano software e infrastrutture digitali, questo progresso garantisce che la potenza di calcolo necessaria a far girare le applicazioni del futuro continuerà a crescere a ritmi sostenibili, gettando le basi hardware per i prossimi balzi evolutivi dell'intelligenza artificiale e del calcolo scientifico.